1. Kondisi[Kembali]
(Percobaan 1 Kondisi 6)
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input
B0=1, B1=0, B2=1, B3=don’t care,
B4=don’t care, B5=0, B6=don’t care
2. Gambar rangkaian [Kembali]
4. Prinsip Kerja [Kembali]
Rangkaian ini terdiri dari dua flip-flop, yaitu U2:A (7474) sebagai D Flip-Flop dan U1:A (74LS112) sebagai JK Flip-Flop dengan clear (CLR) dan preset (PR) yang aktif low. Beberapa saklar SPDT (B0–B6) berfungsi untuk memberikan logika HIGH (1) atau LOW (0) pada masukan, sedangkan indikator H3–H4 menampilkan keluaran Q dan Q’ dari D Flip-Flop, sementara H6–H7 menampilkan keluaran Q dan Q’ dari JK Flip-Flop. Pada D Flip-Flop, data yang masuk pada pin D akan tersimpan dan ditampilkan pada output Q ketika terjadi rising edge dari clock; misalnya, jika D=1 maka Q=1 dan Q’=0. JK Flip-Flop bekerja berdasarkan kombinasi input J, K, dan clock: J=0, K=0 membuat output tetap, J=0, K=1 mereset Q menjadi 0, J=1, K=0 menyet Q menjadi 1, sedangkan J=1, K=1 menyebabkan output toggle. Selain itu, pin CLR dan PR pada JK Flip-Flop dapat langsung mengatur kondisi reset atau preset saat diberi logika 0. Sebagai contoh, jika saklar B0=1 (J=1), B1=0 (K=0), dan clock aktif, maka output JK Flip-Flop berada pada kondisi set sehingga Q=1 dan Q’=0. Dari hasil pengamatan, meskipun kedua flip-flop memiliki prinsip kerja yang berbeda, pada kondisi tertentu keduanya bisa menghasilkan keluaran yang sama, yaitu Q=1 dan Q’=0.
5. Download [Kembali]
Tidak ada komentar:
Posting Komentar