Reyhan Abigail 232061: Laporan Akhir 1 Modul 2 Sistem Digital

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Download File

1. Jurnal[kembali]

2. Alat dan Bahan[kembali]

A. Alat dan Bahan (Modul De Lorenzo)

1. Jumper

Gambar 1. Jumper

2. Panel DL 2203D

3. Panel DL 2203C

4. Panel DL 2203S

Gambar 2. Modul De Lorenzo

B. Alat dan Bahan

1. IC 74LS112 (JK filp flop)

Gambar 3. IC 74LS112

2. IC 7474 (D Flip Flop)

Gambar 4. IC 7474

3. Power DC

Gambar 5. Power DC

4. Switch (SW-SPDT)

Gambar 6. Switch

5. Logicprobe atau LED

Gambar 7. Logic Probe

3. Rangkaian[kembali]

4. Prinsip Kerja Rangkaian[kembali]

Dalam eksperimen ini, karakteristik dua jenis Integrated Circuit (IC), yaitu 74LS112 (J-K Flip-Flop) dan 7474 (D Flip-Flop), dianalisis melalui serangkaian kondisi input.

Konfigurasi dan Kondisi Awal

IC 74LS112 (J-K): Pin R (Reset/B0) dan S (Set/B1) diberi input 1, J (B2) diberi input 0, K (B4) terhubung ke B4, dan clock (clk/B3) diberi input 1. Output Q terhubung ke H7 dan Q' ke H6.
IC 7474 (D): Pin D (B5) diberi input 0 dan clock (clk/B6) diberi input 1. Output Q terhubung ke H4 dan Q' ke H3.

Pada kondisi awal ini, output yang teramati adalah Q=0 dan Q'=1. Hal ini terjadi karena rangkaian menggunakan sistem active low untuk sinyal clock, yang berarti clock hanya aktif jika diberi logika 0. Dengan input 1, clock menjadi tidak aktif, sehingga flip-flop mempertahankan output dasarnya yaitu 0.

Analisis Berbagai Kondisi Input

Percobaan dilanjutkan dengan menguji tujuh kondisi input yang berbeda untuk mengamati respons dari kedua flip-flop:

Kondisi Reset (B0=0, B1=1): Saat pin Reset diaktifkan dengan logika 0, kedua flip-flop dipaksa ke kondisi reset, menghasilkan output yang sama: Q=0 dan Q'=1. Input lainnya tidak berpengaruh (don't care).
Kondisi Set (B0=1, B1=0): Saat pin Set diaktifkan dengan logika 0 (karena active low), kedua flip-flop diatur ke kondisi set, menghasilkan output Q=1.
Kondisi Terlarang (B0=0, B1=0): Ketika pin Set dan Reset aktif bersamaan, output menjadi tidak stabil di mana Q=1 dan Q'=1. Kondisi ini disebut terlarang karena output Q dan Q' yang seharusnya saling berlawanan (komplementer) justru memiliki nilai yang sama.
Kondisi Input J=0, K=0 dan D=0: Dengan pulsa clock, J-K Flip-Flop menghasilkan Q=1, Q'=0, sementara D Flip-Flop menghasilkan Q=0, Q'=1.
Kondisi Input J=0, K=1 dan D=1: Dengan pulsa clock, baik J-K Flip-Flop maupun D Flip-Flop menghasilkan output yang sama: Q=0, Q'=1.
Kondisi Input J=1, K=0: Dengan pulsa clock, J-K Flip-Flop menghasilkan Q=1, Q'=0, sedangkan D Flip-Flop menghasilkan Q=0, Q'=1.
Kondisi Toggle (J=1, K=1): Ketika input J dan K keduanya bernilai 1 dan diberi pulsa clock, J-K Flip-Flop masuk ke mode toggle. Artinya, outputnya akan berbalik dari keadaan sebelumnya (misalnya, dari 0 menjadi 1, atau sebaliknya).