1. Jurnal[kembali]
2. Alat dan Bahan[kembali]
A. Alat dan Bahan (Modul De Lorenzo)
1. Jumper
Gambar 1. Jumper
2. Panel DL 2203D
3. Panel DL 2203C
4. Panel DL 2203S
Gambar 2. Modul De Lorenzo
B. Alat dan Bahan (Proteus)
1. IC 74193
2. Power DC
Gambar 5. Power DC
3. Switch (SW-SPDT)
Gambar 6. Switch
4. Logicprobe atau LED
Gambar 7. Logic Probe
5. Logika NOT
3. Rangkaian[kembali]
Rangkaian Percobaan 2.b
4. Prinsip Kerja Rangkaian[kembali]
Pada dasarnya, prinsip kerja synchronous counter (pencacah sinkron) dalam kedua rangkaian percobaan ini adalah bahwa semua komponen pencacah (chip 74193) menerima sinyal clock (detak) secara serentak atau bersamaan. Ini berbeda dengan asynchronous counter di mana setiap flip-flop (FF) diaktifkan oleh output FF sebelumnya, menyebabkan penundaan propagasi. Dengan sinkronisasi ini, semua bit dalam pencacah berubah statusnya pada saat yang sama, menghasilkan pembacaan yang stabil dan akurat. Rangkaian ini menggunakan dua chip 74193 yang disambung bertingkat (cascading) untuk membuat pencacah 8-bit, di mana satu chip (U2) berfungsi sebagai pencacah 4-bit terbawah (LSB) dan chip lainnya (U1) sebagai pencacah 4-bit teratas (MSB).
Kunci dari penyambungan bertingkat ini terletak pada penggunaan kaki Terminal Count Up (TCU) dan Terminal Count Down (TCD) dari chip 74193. Ketika pencacah U2 yang berfungsi sebagai LSB mencapai nilai maksimalnya (1111 biner), kaki TCU-nya akan mengeluarkan sinyal carry. Sinyal carry ini kemudian digunakan untuk memicu pencacah U1 (MSB) untuk bertambah satu hitungan. Sebaliknya, saat pencacah U2 mencapai nilai minimalnya (0000 biner), kaki TCD-nya akan mengeluarkan sinyal borrow yang akan memicu pencacah U1 untuk berkurang satu hitungan. Dengan cara ini, kedua chip bekerja sama untuk mencacah dari 0000 0000 biner hingga 1111 1111 biner, atau 0 hingga 255 dalam desimal.
Meskipun prinsip dasar sinkronisasinya sama, Percobaan 2B merupakan implementasi yang lebih benar dari pencacah sinkron dibandingkan Percobaan 2A. Pada Percobaan 2B, sinyal clock dari sumber eksternal dialirkan melalui gerbang logika NOR dan diberikan ke kedua chip U1 dan U2 secara bersamaan, memastikan bahwa perubahan status terjadi serentak. Rangkaian ini juga lebih fleksibel karena menggunakan gerbang logika tambahan (U3 dan U4) dan sakelar B1 untuk memilih mode pencacahan, apakah menghitung naik (UP) atau menghitung turun (DOWN). Sementara itu, Percobaan 2A memiliki jalur clock yang terpisah untuk U1 dan U2 melalui sakelar B2 dan B3, yang membuatnya lebih mirip sistem pencacah yang tidak sepenuhnya sinkron.
5. Video Rangkaian[kembali]
Video Percobaan 2.a
Video Percobaan 2.b
6. Analisa[kembali]
7. Download File [kembali]
- Video Percobaan 2.a klik disini
- Video Percobaan 2.b klik disini
- Datasheet IC 74193 klik disini
- Datasheet Switch klik disini
Tidak ada komentar:
Posting Komentar